2018 年 10 月 11 日，纪念集成电路发明 60 周年学术会议于北京清华大学召开。中国科学院院士王阳元、中国工程院院士许居衍、清华大学教授魏少军等国内半导体行业顶级专业人士纷纷在会上发表了报告或演讲。
其中，中国工程院院士许居衍题为《迎接可重构芯片浪潮》的演讲回顾并分析了集成电路之前 60 年的发展及摩尔定律背后未被普遍认识到的深层意义，并展望了国内外芯片行业未来的发展趋势。雷锋网对演讲内容做了不改动原意的编辑、整理和精简。
许居衍院士：冯诺依曼计算机实际上是用二进制数码来表征操作的数据和执行的程序，我们现在是用硅的 CMOS 来承载这些二进制码并表征事物特征及其演变过程，因此也被称作 硅冯范式 。
硅冯模式现在遇到了非常多的困难，严格来说早就应该放弃了，但我们现在仍然对它欲罢不能。我们在代替冯诺依曼架构方面做了许多探索，现在最热门的是量子计算，但量子的相互干是本世纪 27 个重大问题之一，目前我们只能做到毫秒级连续计算。此外量子计算目前的容错率只有 99.9%，而传统硅芯片为 99.9999999%，因此硅冯模式还要持续很长一段时间。
下面我从若干方面说明为何摩尔定律对推动 CMOS 进步不再重要。
最近我重新看了一下摩尔定律发展路线图，摩尔定律最本质的问题是指 最低成本的元件的集成（翻番）规律 。
现在大家都很奇怪，总是关心着（摩尔定律）这条线，总是想沿着这条线去发展。实际上摩尔的伟大并不在这里。我今天讲的所有内容，其实摩尔在 50 年前都已经预测到了，但是我们却很少注意到这些问题。
举个例子，摩尔曾经提到 通过功能设计和结构变化，可以把大型的系统剖成各种各样的器件 ，这不就是现在的可重构思想么？并且摩尔本人早就说过，指数级的增长不可能永远持续下去，因此我们应该更多的研究摩尔当年所预见到的一些问题。
从尺寸数据来看，90nm 节点的物理栅长是 25nm，32nm 节点的栅长是 24nm，沿着这条线下去，节点带来的物理栅长收益越来越小，人们不得不使用 FinFET 将晶体管的栅立起来。而在节点达到 22nm 时，可以观察到的物理栅长是 23.7nm（P沟）到 27nm（N沟），14nm 节点的物理栅长则是 23.7nm（P沟）到 23nm（N沟），未来 5nm 以下节点的物理栅长可能会再稍微缩小一点。
这说明的问题是，现在我们缩小的制程节点，实际上没有缩小半导体最关键的、有源区的部位 源-漏 上的问题。
在左图中，我划了两道红线。在第一道红线之上的部分，是节点=栅长的阶段，我把它叫做 多快好省 的缩放；两道红线之间的部分，是节点>栅长的阶段，这个时候人们通过材料和晶体管结构的改进来实现等效微缩，我称其为收益递减的缩放。
再到后面，就进入了我称之为 莫名其意 的缩放阶段。在这一阶段，摩尔定律原来的叙述已经出现了歧义甚至歧化，不同公司各自有不同的口号和标准：Intel 称自己是真正的等比缩放，晶体管密度可以达到前代的N倍，而台积电只做到了 0.58N 倍，GLOBAL FOUNDRIES 则更糟，只有 0.4N 倍。在这 谁是老大谁说了算 的情况下，有人甚至戏称摩尔定律是人类欲望的定律。
在 28nm 节点之后，摩尔定律已经无法带来成本的改进，GLOBAL FOUNDRIES 称 我们再也不愿意与趋势为伍 ，并且在不久前宣布退出 7nm 的研发竞赛。
（雷锋网(公众号：雷锋网)注：《GF 放弃 7nm 及后续制程研发：尖端工艺太烧钱，不如继续沉迷 14nm》）
眼下一个非常大的问题是，晶体管的利用率不行了，经济性正在逐渐降低甚至丧失。2005 年时 Intel 曾制作出一颗 1000 核处理器的样品，但核心增多又会带来编程和电源管理的问题。现在的处理器中，只有9% 的晶体管在满负荷工作，其他晶体管不是睡觉就是打瞌睡。
半导体制造业方面，目前全球硕果仅存的公司只剩下了三家：Intel、三星和台积电，并且截至 2018 年 3 月份，65nm 及更老的工艺仍占到全球晶元总产量的 43%（48% 晶圆厂产能），且占据初始设计（design start）的近 85%。
从行业指导来看，Intel 自 1990 年至 1998 年，一直在努力维持着摩尔定律的步伐。 2015 年时，Intel 曾提出摩尔定律 2.0 的概念，但此时的摩尔定律已经逐渐失去了行业指导力，Intel 自己也越发举步维艰。
随后，IEEE 内部一个名为 重启计算 的组织，提出了以系统为指导取代摩尔定律的集成电路发展思路，即从芯片集成转变为系统集成、从晶体管缩放迭代转变为功能迭代、从内部直连转变为通过外部传感器连接、从同构集成转变为异构集成。
从历史规律来看，集成电路的摩尔定律不是第一个，而是提供指数增长的计算范式的第五个范式。每当一种范式失去动力，另一种范式就会加快步伐。从这个角度上讲，摩尔定律只是一位 过客 ，之后我们还会迎来第六个范式。
从 IP 寿命来看，晶体管数量的增长在 204X 年时将基本终结，IP 寿命将走到尽头。现在的行业应该不要纠缠摩尔定律这条线，而是去研究摩尔在 1965 年时究竟洞察了什么，忘掉 Moore ，重记 Grove ，搞清楚未来应该有一个怎样的 转折点 。
为什么半导体技术现在进入了非常尴尬的阶段？投入的成本越来越高但收益越来越低，甚至有人认为半导体产业已经进入了 无效益的繁荣 时代。
在这种情况下， 开源硬件 和 可重构硬件 这两个概念出现了。
个人认为，在可重构硬件领域，魏少军教授提出的 软件定义芯片 要比相比 DAPA 的 软件定义硬件 更好一些。
目前可重构的浪潮已经进入了许多不同的视野，其中之一便是中国计算所提出的 FISC 功能性指令集，即在计算机中构筑许多大型功能模块，需要哪种专用计算能力就调用相应的功能。
国内当前可重构硬件的代表有清华大学 Thinker 可重构 AI 芯片和南大 RASP 可重构芯片。其中 Thinker 设计了 2 个 16*16 矩阵 rPE 单元，在 65nm 工艺下实现了 5TOPs/W的高效能。而南大 RASP 将信号处理中的 25 个算法归结为 6 个粗粒度异构 rPE 单元，相比 TMS320C6672 多核 DSP，综合性能提升 10 倍。
更为重要的是，可重构芯片的创新空间非常大。相比传统 CPU 源码->编译->执行 的操作流程，可重构芯片可使用硬件描述语言，经过硬件综合和配置生成配置集，实现硬件重构的硬件编程。
此外，可重构硬件和传统冯诺依曼硬件可以产生许多不同的组合，如 rPE 单元可同构可异构，规模可大可小，粒度可粗可细，甚至 rPE 单元自身也可以再重构。当然也正因如此，可重构硬件目前尚未形成统一标准。
在物联网浪潮下，由于动态、异质、链接、安全隐私等特性，需要低功耗、极便宜、可伸缩、协议多、接口多、硬加密的物联网芯片。可以预见，物理芯片和实际需求之间的缺口还将越来越大，现实需求将激励创新。未来 10 年，cSoC（定制 SoC）时代将向 rSoC（可重构 SoC）时代过渡。
