人工智能 (AI) 和高性能计算 (HPC) 等应用推动了大算力芯片的需求激增，而随着摩尔定律趋近极限，先进封装正逐渐成为提升芯片性能的关键。当前2.5D、3D-IC、异构集成、Chiplet等诸多先进封装技术帮助芯片设计人员在尺寸更孝功耗更低的芯片中提供更多功能，实现性能的飞跃。然而，这些技术进步也带来了前所未有的挑战，它们对现有的制造工艺、设备和材料提出了更高的要求。
越来越多的先进封装涉及处于晶圆制造（“前道”）和芯片封测（“后道”）之间被称为“中道”的工艺，包括重布线(RDL)、凸块制作(Bumping)及硅通孔(TSV)等工艺技术，涉及与晶圆制造相似的光刻、显影、刻蚀、剥离等工序步骤。其中，光刻技术起到了至关重要的作用，光刻设备已广泛应用于先进封装领域的倒装芯片结构封装的Bumping、RDL、2.5D/3D封装的TSV等的制作之中。
如今，在板级封装及高端IC载板(Substrate)制造领域，直写光刻已经全面取代了传统光刻；在高端显示、先进封装以及第三代半导体等领域，直写光刻也开始崭露头角。在先进封装大潮之下，国内直写光刻技术龙头芯微装正以其卓越的性能和创新的技术解决方案，为行业带来突破性的变革。
先进封装来袭，直写光刻崭露头角
以去年以来备受关注的台积电CoWoS为例，它是一种2.5D封装技术，由CoW和oS组合而来。先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。该技术的核心是将不同的芯片堆叠在同一片硅中介层，以实现多颗芯片互联。在硅中介层中，台积电使用微凸块（μBmps）、硅通孔（TSV）等技术，代替传统引线键合，用于裸片间连接，大大提高了互联密度和数据传输带宽。根据采用的中介层不同，台积电把CoWoS封装技术分为3种类型：CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）和CoWoS-L（Local Silicon Interconnect and RDL Interposer）。
例如CoWoS被用于生产Nvidia、AMD、Amazon和Google等公司的高性能AI芯片，随着AI芯片的晶体管数量不断增加，且因为是用于数据中心和云计算，对尺寸要求不高，因此，未来的AI芯片很可能会越来越大。目前台积电正在通过CoWoS封装技术，开发比AMD的Instinct MI300X和英伟达B200面积更大的AI芯片，封装面积已经达到120mmx120mm。
芯微装泛半导体销售总监潘昌隆指出，当前台积电主要使用的是CoWoS-S，随着大面积芯片设计越来越多，中介层越来越多，掩模尺寸越来越大，当中介层达到台积电最大reticle的四倍以上（1X reticle≈830mm），高于其当前中介层的3.3倍，就将转向CoWoS-L。
芯微装泛半导体销售总监潘昌隆
数据显示，理论上EUV reticle限制为858mm（26 mm x 33 mm），因此通过拼接六个掩模将实现5148 mm的SiP。如此大的中介层不仅可以为多个大型计算小芯片提供空间，还可以为12堆栈HBM内存留出足够的空间，这意味着12288位内存接口带宽高达9.8 TB/秒。而构建5148 mm SiP是一项极其艰巨的任务，目前Nvidia H100加速器，其封装跨越一个中介层多个掩模大小，成本已经高达30000 美元。因此，更大、更强大的芯片可能会进一步推高封装成本。
除了CoWoS-L，一些芯片设计公司也开始研究晶圆级系统(System on Wafer，SoW)，这类设计将整个晶圆作为一个封装单元，逻辑、存储与控制相关的芯片都需要通过封装来集成，RDL的布线将会相当复杂，且RDL层数将会越来越高。
对于这两大先进封装技术走向，潘昌隆表示，更大面积的芯片封装将对传统步进式光刻机的使用带来诸多挑战。
一是掩模（mask）拼接问题。随着封装面积的增加，单一片掩模无法覆盖整个芯片，需要使用多个掩模并进行拼接。这增加了制造过程中的复杂性，可能导致拼接处的对准误差，影响最终产品的性能和良率。而且封装面积的增大可能会增加生产过程中的翘曲和缺陷，导致良率下降。特别是在掩模拼接区域，任何微小的误差都可能影响整个芯片的性能。而随着芯片集成化和大尺寸晶圆的使用，晶圆翘曲问题也愈发严峻，已成为影响先进封装可靠性的主要挑战之一。
二是设计复杂度提高，生产效率下降。大尺寸封装设计需要更复杂的布线和层叠技术，如RDL层的布线将会相当复杂，且层数将会越来越多，这对设计工作和制造工艺都带来了极高的挑战。尤其大尺寸封装设计需要在光刻机中切换掩模来进行同层线路的曝光，这种频繁的掩模切换会降低生产的效率，拉长生产周期。
三是设备局限性。传统的步进式投影光刻设备掩模尺寸大多是26×33mm，可能没有经验应对大尺寸封装的翘曲等问题。大尺寸封装的光刻需要设备具备处理更大尺寸晶圆/载板和应对翘曲等问题的能力。
潘昌隆表示，除了CoWoS和SoW等晶圆级封装，FoPLP封装技术也开始逐渐发力，步进式光刻机在应对这类大面积封装同样力不从心，而直写光刻技术将会是最佳选择。
在泛半导体领域，根据是否使用掩模版，光刻技术主要分为掩模光刻与直写光刻。掩模光刻可进一步分为接近/接触式光刻以及投影式光刻。直写光刻也称无掩模光刻，是指计算机控制的高精度光束聚焦投影至涂覆有感光材料的基材表面上，无需掩模直接进行扫描曝光。过去很长一段时间，掩模光刻技术是光刻工艺路线中的最佳选择；但随着成本日益高涨，未来，无掩模直写光刻技术或将凭借成本优势及行业布局逐渐受到行业关注。尤其在先进封装领域，直写光刻技术以其独特的优势和广泛的市场潜力，正逐渐成为推动行业创新的关键力量。
直写光刻如何改写先进封装市场格局
芯微装作为国内直写光刻设备的细分龙头，随着国内中高端PCB与 IC载板需求的增长及国产化率需求提升，正不断加快在载板、先进封装、新型显示、掩模版制版、功率分立器件、光伏电镀铜等方面的布局。潘昌隆表示，在先进封装领域，芯微装直写光刻设备中除了无掩模带来的成本及操作便捷等优势，在RDL、互联、智能纠偏、适用大面积芯片封装等方面都很有优势，设备在客户端进展顺利，并已经获得大陆头部先进封装客户的连续重复订单。
潘昌隆总结了直写光刻技术应用于先进封装的几大优势。首先，掩模的制作往往耗时且成本高昂，直写光刻技术不使用传统步进式光刻所需的掩模，通过数字化的方式直接在硅片上进行图案曝光，大大缩短了产品从设计到市场的时间，并显著降低制造成本。并且直写光刻技术能够适应复杂的RDL设计和多层封装结构，这在传统的步进式光刻中可能难以实现，客户可以更灵活地调整和优化设计，适应不同需求，特别是在研发或样品开发阶段。
其次，直写光刻技术减少了掩模交换和拼接的需求，简化了生产流程，从而提高了生产效率。尤其随着封装面积的增大，如CoWoS-L和FoPLP等技术的发展，直写光刻技术能够有效应对大尺寸封装的挑战。它能够处理超出传统掩模尺寸的大面积封装设计，避免了掩模拼接问题，提高了生产效率。同时直接光刻自由多分割和智能涨缩模式应对板级封装中大尺寸多增层曲翘变形有着极佳的品质。
最后，对于当前追求国产化和减少对外部依赖的市场需求，大陆在先进制程受限的情况下，正在加大力度发展类CoWoS、Chiplet等先进封装以弥补性能差距，在此背景下，直写光刻技术提供了一种自主可控的解决方案，有助于降低供应链风险，增强国内产业的竞争力。
“随着高性能大算力芯片要求不断提高，先进封装技术如CoWoS-L和FoPLP的需求将持续增长。随着大尺寸的RDL与SOW等未来产品的出现，直写光刻技术凭借其在大尺寸封装领域及成本方面的优势，将迎来广阔的市场空间。”潘昌隆表示，目前芯微装设备已实现低至2um的线宽距，涉及工艺包括垂直布线TSV、水平布线Bumping的RDL环节等，以灵活的数字掩模和高良品率满足了先进封装客户的要求，目前已有多台设备交付客户端，产品的稳定性和功能已经得到验证。
值得注意的是，除了光刻制程，在晶圆切割、智能纠偏领域，直写光刻也展现出显著的技术优势。
潘昌隆指出，在芯片制造过程中，需要采用切割工艺对晶圆进行划片，然而传统的金刚石切割、砂轮切割或激光切割会对晶圆造成较为严重的损伤，导致晶圆应力、碎裂、芯片性能下降等问题。目前在先进封装领域，高端的客户开始采用深硅刻蚀(DRIE)工艺的等离子切割来取代传统切割方法。不过DRIE需要一道曝光制程，但是此道曝光工艺不复杂，直写光刻技术能够直接在硅片或其他基底材料上绘制出精确的切割道，这些图案可以是简单的直线、曲线或其他复杂几何形状，并且能够实现更平滑和更精确的切割边缘，减少刀切或激光切割等传统切割方法可能引入的应力和损伤。此外，由于直写光刻使用的是数字光束和虚拟掩模，它不需要为每个不同的切割图案制作和更换物理掩模，这大大节省了成本和时间。
另一个CoWoS典型场景是AI芯片中集成的多个HBM，需要将多个DRAM芯片进行堆叠，形成大容量的存储单元。直写光刻技术在此过程中可以用于精确地绘制切割道，以便进行芯片的切割和堆叠。相比传统的切割方式，不仅提高了切割的精度，还有助于实现更紧密的芯片堆叠，从而提升存储密度和性能。此外，直写光刻技术还可以确保切割后的芯片表面平整度高，这对于后续的混合键合（hybrid bonding）等工艺至关重要。
“直写光刻技术在这两种切割场景中的应用，不仅可以提高切割的精度和质量，还可以减少生产成本和时间，提高整体的生产效率。”潘昌隆强调，“通过直写光刻技术，可以实现更灵活的设计调整和更快速的产品迭代，满足市场对高性能、高密度芯片的需求。”
除此之外，直写光刻技术也越来越多地用于智能纠偏。
潘昌隆解释，由于目前在先进封装的晶圆重构封装中存在三大技术难点，第一是芯粒偏移(Die Shift)，这是指在芯片转移过程出现了偏位、涨缩等情况从而导致实际的芯粒位置和预设位置产生了偏差，进而需要纠偏；第二是翘曲(Warpage)，这是由EMC材料和硅片的热膨胀系数不匹配而产生的形变，会导致曝光不良；第三是残胶(Residue)。对于芯粒的偏移问题，直写光刻技术可以通过更改布线或PI层或凸点纠偏的图形矫正以保证RDL层图形的精度。此外，在FoWLP的贴片工艺中，基于直写光刻的PI纠偏方案可以很好地缩小贴片机的贴片误差。因此，在晶粒偏移、衬底翘曲、基片变形等领域，直写光刻技术的自适应调整能力，使之具有良率高、一致性好的优点。
由于直写光刻相较于步进式光刻的优势主要体现在无需物理掩模就可实现实时图案调整、提升生产效率与良率等方面，因而能够适应多层和大尺寸封装的复杂纠偏需求。其灵活性和高精度纠偏能力，简化了生产流程，降低了成本，并支持了先进封装技术的快速发展，满足市场对高性能、高密度芯片的需求。
机遇与挑战共存，直写光刻生态链正在重塑
根据Yole和集微咨询的预估，2022-2026年全球先进封装市场规模将从379亿美元增长至482亿美元，CAGR达到6.2%。未来先进封装技术在整个封装市场的占比正在逐步提升，3D封装、扇型封装(FOWLP/PLP)、微间距焊线技术，以及系统级封装(SiP)等技术的发展成为延续摩尔定律的重要途径。
同时，Yole也预测，在IC先进封装领域内，激光直写光刻设备将在未来三年内逐步成熟并占据一定市场份额，具有良好的市场应用前景。诚然，直写光刻技术在先进封装领域开始崭露头角，但目前距离大规模量产使用仍需要克服一系列技术和市场方面的挑战。
潘昌隆指出，首先，随着先进封装技术的发展，对光刻精度的要求越来越高。直写光刻技术需要进一步提升其解析度，以满足更小线宽和更高密度的封装需求。其次，直写光刻在良率和产速(UPH)等方面尚不能完全与步进式光刻媲美，而良率的瓶颈主要在于市场上仍然没有专门为直写光刻开发的光刻胶以及配套的光源。传统的光刻胶和介质层材料是为步进式光刻机设计的，直写光刻技术需要与这些材料更好地匹配，以确保光刻质量和效率。最后是许多封装客户对直写光刻技术仍然缺乏了解，需要更多的市场教育和技术普及来提高客户的认知度和接受度，并且如何在市场竞争中突出芯微装的独特优势并赢得客户信任也是一大挑战。
随着国内半导体产业在先进制程领域发展受限，对先进封装的需求与日俱增，目前大陆在类CoWoS等2.5D、3D封装领域的研发正在加速挺进。芯微装在推动先进封装领域的国产化方面，制订并采取了一系列切实有效的计划和措施。
“本土化研发是芯微装的核心战略之一。公司建立了强大的本土研发团队，专注于技术创新和产品开发，确保技术能够及时响应国内客户的需求。通过本土化研发，芯微装能够快速适应市场变化，推动技术进步。”潘昌隆表示，“在提升直写光刻良率、生产效率等方面，芯微装也与国内上下游产业链建立了密切的合作。例如在配套的光刻胶上，芯微装正与日系、大陆的i线、KrF光刻胶厂商密切合作，进行生产验证、配方调整等工作，提升量产可行性。与此同时，芯微装还与国内封装厂、设计公司和晶圆厂等建立了紧密的合作关系，了解客户需求和使用反馈，为他们提供定制化的解决方案。”
值得一提的是，芯微装致力于提高零部件的国产化比例，目前90%以上的零部件已经实现国产化。这不仅减少了对进口零部件的依赖，增强了供应链的稳定性，还降低了生产成本，提高了产品的市场竞争力。
随着技术的不断成熟和市场的逐步认可，整个生态链将被重塑，在生态链的各个环节，从材料供应商到设备制造商，再到最终的封装企业，都开始积极适应这一变革，探索与直写光刻技术相适应的新产品、新工艺和新解决方案。这种跨行业、跨领域的合作，将进一步加速直写光刻技术的创新和应用。
相信直写光刻不仅将在先进封装领域扮演越来越重要的角色，而且将成为重塑国内半导体产业链结构和提升产业竞争力的重要推手。
