芯片是指内含集成电路的硅片，是集成电路经过设计、制造、封装、测试后的结果。因此，芯片设计一般是指以集成电路或者超大型集成电路为目标的设计流程。在过往，芯片的设计工作主要是一项设计人员借助工具，凭借经验和知识来完成的艰巨任务。而现在，EDA工具厂商和芯片设计公司都在尝试通过AI取代设计人员的工作，以此来提升芯片设计的效率，并减小冗余资源的浪费。
目前，谷歌、三星、英伟达、Cadence和新思科技都已经加入AI设计芯片的大潮。6月份，谷歌在《自然》杂志上发表论文表示，该公司新的AI技术能够在不到6小时内完成人类需几个月才能完成的芯片设计工作，并且该技术已经被应用于开发谷歌TPU（Tensor Processing Unit，张量处理单元）。
高级研究科学家兼高级软件工程师Anna Goldie 的Azalia Mirhoseini提出了一种神经网络，该网络学会了进行芯片设计中一个特别耗时的部分“布局”。据外媒报道，英伟达也在通过AI技术来完成先进制程芯片的布局。英伟达通过NVcell自动化布局器和强化学习布局算法完成了对标准单元的自动化布局，并应用于3nm和5nm的芯片设计中。
三星在近期也传出使用AI技术设计芯片的消息。根据韩国媒体的报道，三星电子正在使用AI技术设计其Exynos芯片组，这些芯片组将用在三星和其它厂商的下一代智能手机当中。
在三星的新闻里，新思科技的身影出现了。在该新闻的细节中，三星Exynos芯片组的设计能够采用AI技术，还要归功于新思科技的AI软件。对此，新思科技首席执行官 Aart de Geus表示，使用人工智能，一个结果可以在几周内实现，而使用合格的工程师则需要几个月。
三星使用的这款工具名称为DSO.ai，是新思科技在2020年年初推出的工具方案，目标是提供更好、更快、更便宜的半导体产品。DSO.ai解决方案的创新灵感来源于DeepMind的AlphaZero，后者曾在围棋和象棋领域展现出超过人类的棋力。在设计细节上，DSO.ai采用新思科技研发团队发明的尖端机器学习技术来执行大规模搜索任务，自主运行成千上万的探索矢量，并实时获取千兆字节的高速设计分析数据。
Linley Group 跟踪芯片设计软件的高级分析师Mike Demler表示，人工智能非常适合在芯片上排列数十亿个晶体管。“它适用于这些已经变得非常复杂的问题，”他说，“它将成为计算工具包的标准部分。”
通过Aart de Geus的描述，我们发现AI技术还将被用于减少传统芯片设计中为了生产制造而留出来的设计裕量。设计裕量也就是设计人员在将电路放置在芯片上时会留出一定的误差余量，以预测制造中的错误，例如，可能会扰乱芯片周围信号的时序。为此，设计人员会尽量留出误差容量，以需求芯片的一次性流片成功。Aart de Geus指出，设计裕量本质上是一种风险计算，这对人类来说是一件完全不可能的事情，而机器将优化这些。
作为新思科技的竞争对手，Cadence也在布局AI设计芯片方向。近日，Cadence发布了一个类似于DSO.ai 的基于 AI 的优化平台Cerepus 集成ML 设计工具。由于该工具直接集成到Cadence 的workflow ，产品级芯片已经与关键合作伙伴合作投入生产，帮助客户完善性能、功率和面积的PPA设计。
从当前的产业现状来看，AI工具主要亮点的工作是布局和布线。在此，引用一段瑞萨电子共享研发EDA部门数字设计技术部总监Satoshi Shibatani评论Cerepus技术的话，他表示：“为了使采用最新流程节点的新产品性能极大化，我们工程团队使用的数字实现流程必须不断更新。自动化设计流程的优化，对于在更高产量需求中完成产品开发，至关重要。Cerepus以其创新性的机器学习能力，和Cadence RTL-to-signoff工具，提供了自动化流程优化和布局规划开发，将设计性能提高10%以上。在取得这一成功之后，我们将能够在最新设计项目中，采用此新方法来开发。”
当然，正如Aart de Geus所言，AI技术已经贯穿了整个芯片设计流程。
Cadence也实现了这样的效果，该公司在介绍Cerepus 时讲到，“体验 AI/ML 设计流程，这些流程提供从硅 IP 和高级综合到大容量验证和 AI/ML 优化实施和系统组装的所有内容。”
设计芯片是一项非常具有挑战性的任务，涉及计算、内存和存储密集型的迭代步骤。随着AI技术在EDA工具中的重要性不断提升，会有越来越多拥有成熟经验和设计数据的设计流程被“AI化”，减轻设计人员的设计负担。同时，AI工具的规模性应用也会加速EDA工具上云的速度。通过本地+云的混合模式，EDA工具的配置和运营将更加灵活。同时，设计方法论的汇集和训练，将使得AI工具不断进化，解决复杂性、功耗和扩展要求，最终实现1000倍性能的目标。
